1) 精通常用数字接口电路设计或算法的寄存器传输级(RTL)设计。2) 熟悉Verilog、SystemVerilog或VHDL等硬件设计验证语言;3) 熟练使用Synopsys或Cadence数字前端设计工具;4) 熟练使用脚本语言进行设计工具及环境开发如Perl, Shell, TCL等;5) 不具上述条件,但具有相关专业背景且有强烈学习兴趣者。6) 年龄40岁以下,身心健康。
点击海报查看大图,长按保存后进行分享
为保护用户隐私,本号码为虚拟号码
请使用手机号 {{prvusertel}} 拨打电话